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摘要
在高效能運算(HPC)、人工智慧(AI)以及第五代行動通訊(5G)等應用迅速崛起的驅動下,晶片對於高速訊號傳輸與高效率散熱的需求日益嚴苛,進而推動先進封裝技術持續演進。面板級扇出型封裝(Fan-Out Panel Level Packaging, , FOPLP)因具備高密度、低成本與大面積製程優勢,成為下一代主流封裝技術之一。其中,結合玻璃通孔(Through Glass Via,, TGV)基板,則為FOPLP 在訊號完整性、熱穩定性與微型化方面帶來突破性進展。本篇文章將探討FOPLP 結合TGV技術的整合挑戰、製程優勢與市場潛力。
Abstract
Driven by the rapid rise of high-performance computing (HPC), artificial intelligence (AI), and fifth-generation (5G) applications, the demand for high-speed signal transmission and efficient thermal management in chips has become increasingly stringent, thereby accelerating the evolution of advanced packaging technologies. Fan-Out Panel Level Packaging (FOPLP), with its advantages of high interconnect density, cost efficiency, and large-area processing, has emerged as one of the next-generation mainstream packaging solutions. The integration of Through Glass Via (TGV) substrates further enables breakthroughs in signal integrity, thermal stability, and miniaturization for FOPLP. This article explores the integration challenges, process advantages, and market potential of FOPLP combined with TGV technology.
前言
根據市場研究公司 Yole Developpement(YOLE)預測,在 2020 年至 2026 年之間,全球扇出型封裝市場將以 15.1% 的年複合成長率快速擴張,預計至 2026 年市場規模將達 34.25 億美元[1]。所以當前為半導體產業結構性轉型的關鍵期。隨著晶片微縮技術逐漸逼近物理極限,傳統透過製程節點縮小以提升效能的路徑面臨瓶頸,在此背景下,先進封裝技術成為延續摩爾定律、突破性能限制的重要策略。
FOPLP 透過大面積載板加工與高密度再布線設計,已展現出相較晶圓級扇出型封裝(Fan-Out Wafer-Level Packaging,FOWLP)更佳的成本效益與製程彈性。然而,若要持續推動更高頻寬與更大規模的系統整合,基板材料的選擇成為影響發展的重點因素。
過去產業主要以矽中介層(silicon interposer)作為異質整合的基礎,雖然其在熱導性與成熟製程上具有優勢,但受限於高成本、晶圓尺寸限制及較高的介電常數,逐漸顯現瓶頸,因此玻璃基板(glass substrate)近年逐漸受到產業界的青睞。相較於傳統矽基板,玻璃不僅具備低介電常數,可顯著降低高速訊號在傳輸過程中的損耗,滿足高頻傳輸與低損耗需求。加上玻璃的大面積製程平整度佳,有助於精細線寬/線距再布線設計,進而推動高密度異質整合。而隨著異質整合需求提升,FOPLP 透過玻璃通孔(TGV)技術的引入,使玻璃基板具備高密度垂直互連能力,可應用在 2.5D、3D IC 封裝。兩者的結合不僅提升系統級封裝的性能,更被視為未來 HPC、AI、5G 與車用電子實現高效能模組化整合的關鍵途徑。以下將說明 FOPLP 與 玻璃通孔(TGV)之技術。
面板級扇出型封裝技術研究
FOPLP 是由 FOWLP 發展而來的技術。FOWLP 在過去十餘年間已被證明能夠有效突破傳統封裝在 I/O 密度、封裝厚度與系統整合上的侷限,並廣泛應用於行動裝置與消費性電子[2]。然而,受限於圓形晶圓的結構特徵,使得生產規模受到晶圓直徑限制,且邊緣區域存在面積浪費,使得單批次可加工的晶粒數有限。
因應市場對先進封裝更高的系統需求,產業逐漸發展出 FOPLP,此技術將載體由圓形晶圓轉換為矩形面板,突破了 FOWLP 在面積與產能上的限制。矩形面板不僅達到 95% 材料利用率,顯著增加單批次可容納的晶粒數量,且生產面積變大,使生產量提升 4~6 倍,大幅增加封裝產能與製程效率,並逐步導入 G3.5 代(510 mm × 510 mm 至 620 mm × 750 mm)等級的大尺寸矩形基板,以支援更高密度的再布線設計與多晶粒封裝。如圖 1「扇出型先進封裝製程」所示。更重要的是,FOPLP 在設計理念上延續了 FOWLP 的優勢,支援高密度 I/O 與系統級整合,並藉由更大尺寸的載體進一步強化異質整合的可能性[3]。
常見的扇出型封裝製程分為兩種:「Mold first」和「RDL first」。且 Mold first 又分為 Face-down 與 Face-up 兩種方式。製程流程如圖 2「扇出型封裝製程」方法所示。「Mold first」Face-down 製程中,晶片以電路面朝下的方式排列並固定於帶有剝離層的中介載體上,為了確保後續製程的穩定性,常使用具高平整度與低熱膨脹係數的玻璃或金屬載體,以降低熱處理與模塑固化過程中引發的翹曲與應力堆積。再來晶片經由模塑料包覆成型,填補晶片與晶片之間的縫隙,形成一個完整的再構面板。成型後,結構會從載體上剝離,並在其表面製作再分布層(Redistribution Layer,RDL),最後切割形成單顆封裝。「Mold first」Face-up 製程中,晶片以電路面朝上的方向放置於帶有剝離層的載體上,使凸點能在後續製程中與再分布層建立導通。模塑完成後,需要對模塑層進行背面研磨,以削薄材料並露出晶片的銅凸點,確保其能與後續的 RDL 準確對接。這過程通常會以化學機械平坦化(Chemical Mechanical Planarization)輔助以獲得高度平整的表面,降低因不均勻暴露導致的開路或短路風險。完成研磨後,即可進行多層 RDL 製作,最後再將結構從載體上剝離並切割成單顆封裝。
「RDL first」製程中,首先在中介載體表面塗布剝離層,作為後續結構脫模的中介層,接著沉積聚合物介電層,並透過光刻與電鍍銅等工序逐層形成 RDL。當 RDL 完成後,已具備銅凸點的晶片會以晶片對晶圓鍵合的方式精確地貼附在對應的 RDL 上,建立起金屬與金屬的直接導通,並在表面間隙注入底部填充材料,以降低熱膨脹係數不同造成的應力集中。再來進行模塑封裝,進一步強化結構穩定性。模塑固化完成後,包含晶片與 RDL 的再構面板即可從載體上剝離,並進一步製作錫球,最後切割成單一晶片封裝,完成完整的扇出型結構。
DOI:10.30256/JIM.202602_(515).0008
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2026年02月號
(單篇費用:參考材化所定價)