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產業脈動｜半導體精密量檢測設備產業洞察

半導體、量測設備、檢測設備

刊登日期：2026/10/01

摘要

高階半導體晶片設計與先進封裝的導入，量測與檢測環節的重要性顯著提高。根據Yole 報告， 2025 年全球量檢測設備市場成長15%，超過180 億美元，占晶圓製造設備整體14%，預計到2031 年市場規模將成長至約250 億美元[1]。此一增長反映由先進製造和封裝所帶動的製程控制強度增加，相對應的硬體、軟體、分析演算法和混合計量等技術也同步演進。當製程節點推進至5 奈米以下，傳統光學受繞射極限制約，電子束檢測轉為影響量產良率的重要設備；在環繞式閘極 (Gate-All-Around，GAA) 結構和 3D IC 封裝結構中，具備非破壞性與高穿透力的X-ray 檢測技術，成為內部缺陷檢測、晶體結構與材料分析不可或缺的設備。本文將觀察精密量檢測設備產業發展趨勢，協助產業界掌握技術動態，提升量測效率並縮短產品上市時間。

Abstract

The introduction of advanced semiconductor chip design and advanced packaging has markedly raised the importance of metrology and inspection. According to Yole report, the global metrology and inspection equipment market grew by 15 % in 2025, exceeding $18 billion and accounting for roughly 14 % of total wafer fabrication equipment spending; the market is projected to expand to around $25 billion by 2031. This growth reflects the rising intensity of process control driven by advanced manufacturing and packaging, alongside the parallel evolution of the corresponding hardware, software, analytical algorithms, and hybrid metrology technologies. As process nodes advance below 5 nm, conventional optical inspection becomes constrained by the diffraction limit, and electron-beam inspection is turning into a critical tool affecting production yield; in gate-all-around (GAA) structures and 3D IC packaging architectures, X-ray inspection technology—being non-destructive and highly penetrating—has become indispensable for internal defect inspection, crystal structure analysis, and materials analysis. This article examines development trends in the precision metrology and inspection equipment industry, helping industry players stay abreast of technological developments, improve metrology efficiency, and shorten product time-to-market.

半導體精密量檢測的五大需求

半導體精密量檢測設備重要性提升的原因，其一來自異質整合與先進封裝堆疊複雜，缺陷種類與良率風險大增；其二，線寬與間距持續微縮，逼近光學解析極限，須更高解析度識別出真正的缺陷；其三，鍵合介面與內層結構的缺陷和關鍵尺寸，需要穿透式非破壞檢測，例如 X-ray、IR、聲學等；其四，薄晶圓導致翹曲、應力與裂紋風險升高，須量測形貌與應力分布；其五，良率與上市時程的壓力，要求自動化、智慧化檢測，並達成多重量測設備資料整合，以快速回饋、前饋製程，縮短研發和量產時間，以下分別就這五項需求進一步說明：

一、先進封裝使缺陷種類與良率風險大增

人工智慧基礎設施的快速部署，加速先進封裝採用矽通孔（Through-Silicon Via，TSV）、2.5D／3D 堆疊、混合鍵合等技術，將 CPU、GPU、高頻寬記憶體（High Bandwidth Memory，HBM）、光子積體電路整合於同一封裝之中。此種架構雖能突破單晶片設計的限制，卻同時使需要被偵測的缺陷種類與數量大幅增加，包括空隙、殘留物、薄膜不連續、疊對錯位等，衍生出許多量測步驟和對應設備。

例如 Onto Innovation 以配備高速紅外線的成像技術，在晶片對晶圓混合鍵合的拾取放置與晶粒切割過程中即時偵測隱藏在多層結構內部的晶粒裂縫［2］；Camtek 公司在 2025 年發布的新產品 Hawk，則是專為 HBM、Chiplet 與混合鍵合等高階先進封裝設計，可對配有上億個微凸塊（micro bumps）的晶圓進行 2D 與 3D 量測，直接呼應「異質整合下缺陷種類與數量大增」的需求［3］。